三星在年初的IEEE國(guó)際固態(tài)電路大會(huì)(ISSCC)上，公布3nm制造技術(shù)的一些細(xì)節(jié)，包括類似全柵場(chǎng)效應(yīng)晶體管(GAAFET)結(jié)構(gòu)，率先開啟先進(jìn)工藝在技術(shù)架構(gòu)上的轉(zhuǎn)型。知名能源與電力媒體eenews報(bào)道稱，三星工廠已經(jīng)流片采用環(huán)繞柵極 (GAA) 晶體管架構(gòu)的3nm芯片，通過(guò)納米片(Nanosheet)制造出MBCFET(多橋通道場(chǎng)效應(yīng)管)，可顯著增強(qiáng)晶體管性能，主要取代FinFET晶體管技術(shù)。

為了能夠從臺(tái)積電手中搶到客戶，三星半導(dǎo)體最近幾年一直在積極宣傳GAA(Gate All Around)。伴隨著成功流片，三星3nm芯片即將進(jìn)入模量產(chǎn)。但隨后有消息稱，可能在2022年推出的3nm(GAA架構(gòu))，要推遲到2024年。

根據(jù)三星官方的數(shù)據(jù)，7nm FinFET制造工藝相比，3nm GAA技術(shù)的邏輯面積效率提高35%以上，功耗降低50%，邏輯面積減少45%。三星執(zhí)行副總裁兼代工銷售和營(yíng)銷主管Charlie Bae表示：“基于GAA結(jié)構(gòu)的下一代工藝節(jié)點(diǎn)(3nm)將使三星能夠率先打開一個(gè)新的智能互聯(lián)世界，同時(shí)加強(qiáng)我們的技術(shù)領(lǐng)先地位”。

什么是GGA晶體管？

GGA的全稱是Gate All Around Field Effect Transistors(簡(jiǎn)稱GAAFET)，中文全稱全環(huán)柵晶體管，能夠延續(xù)半導(dǎo)體技術(shù)經(jīng)典“摩爾定律”的新興技術(shù)路線，可進(jìn)一步增強(qiáng)柵極控制能力，克服當(dāng)前技術(shù)的物理縮放比例和性能限制。

GAAFET有兩種結(jié)構(gòu)，一種是使用納米線(Nanowire)作為電子晶體管鰭片的常見GAAFET;另一種則是以納米片(Nanosheet)形式出現(xiàn)的較厚鰭片的多橋通道場(chǎng)效應(yīng)管MBCFET，這兩種方式都可以實(shí)現(xiàn)3nm工藝節(jié)點(diǎn)，只是取決于制造商具體的設(shè)計(jì)。從GAAFET到MBCFET，可以視為從二維到三維的躍進(jìn)，能夠改進(jìn)電路控制，降低漏電率。

GAA晶體管能夠提供比FinFET更好的靜電特性，滿足某些柵極寬度的需求。在同等尺寸結(jié)構(gòu)下，GAA溝道控制能力增強(qiáng)，給尺寸進(jìn)一步微縮提供可能;傳統(tǒng)FinFET的溝道僅三面被柵極包圍，GAA以納米線溝道設(shè)計(jì)的整個(gè)外輪廓都被柵極完全包裹，意味著柵極對(duì)溝道的控制性能就更好。Leti公司高級(jí)集成工程師Sylvain Barraud指出：“與FinFET相比，除了具有更好的柵極控制能力以外，GAA堆疊的納米線還具有更高的有效溝道寬度，能夠提供更高的性能?！?/span>

臺(tái)積電與三星的分歧

臺(tái)積電和三星在5nm、7nm節(jié)點(diǎn)繼續(xù)使用FinFET(鰭式場(chǎng)效應(yīng)管)結(jié)構(gòu)，但是3nm工藝的晶體管結(jié)構(gòu)選擇出現(xiàn)分歧。三星確認(rèn)將率先在3nm的工藝節(jié)點(diǎn)上使用GAAFET，臺(tái)積電則更保守的使用FinFET結(jié)構(gòu)。只是臺(tái)積電使用FinFET工藝知識(shí)權(quán)宜之計(jì)，工藝制程來(lái)到3nm之后，鰭片(Fin)寬度達(dá)到5nm(等于3nm節(jié)點(diǎn))時(shí)，F(xiàn)inFET將接近實(shí)際極限，再向下就會(huì)遇到瓶頸。

因此，有消息稱臺(tái)積電也將在2nm工藝節(jié)點(diǎn)將轉(zhuǎn)向GAA架構(gòu)，全新的MBCFET架構(gòu)以GAA制程為基礎(chǔ)，可以解決FinFET因?yàn)橹瞥涛⒖s而產(chǎn)生的電流控制漏電等物理極限問(wèn)題。2nm或?qū)⑹荈inFET結(jié)構(gòu)全面過(guò)渡到GAA結(jié)構(gòu)的技術(shù)節(jié)點(diǎn)。在經(jīng)歷了Planar FET、FinFET后，晶體管結(jié)構(gòu)將整體過(guò)渡到GAAFET結(jié)構(gòu)上。

臺(tái)積電選擇在[敏感詞]代3nm工藝?yán)^續(xù)使用FinFET技術(shù)，處于多方面的考慮。首先是相同的制程技術(shù)與制造流程下，無(wú)需不用變動(dòng)太多的生產(chǎn)工具，就能實(shí)現(xiàn)從FinFET切換到GAA，具有不錯(cuò)的成本優(yōu)勢(shì)。特別是先進(jìn)工藝晶圓的設(shè)計(jì)成本，會(huì)讓客戶更加謹(jǐn)慎的選擇制造工藝。根據(jù)早前曝光的設(shè)計(jì)奮勇來(lái)看，5nm的晶圓開發(fā)費(fèi)用高達(dá)4.76億美元，3nm甚至2nm只會(huì)更高。

在先進(jìn)制程的開發(fā)里變更設(shè)計(jì)，無(wú)論是改變?cè)O(shè)計(jì)工具或者是驗(yàn)證和測(cè)試的流程，都會(huì)是龐大的時(shí)間和經(jīng)濟(jì)成本，幫助客戶降低生產(chǎn)的成本。。臺(tái)積電首席科學(xué)家黃漢森強(qiáng)調(diào)，選擇FinFET工藝是從客戶角度出發(fā)的，成熟的FinFET結(jié)構(gòu)產(chǎn)品性能會(huì)更加穩(wěn)定。

三星方面，最近幾年的晶圓制造出與追趕階段，他們需要在3nm時(shí)代尋找技術(shù)架構(gòu)差異化，拉近與臺(tái)積電芯片代工方面的技術(shù)差距，用更激進(jìn)的策略來(lái)獲取客戶的青睞。IBS首席執(zhí)行官Jones表示：“與3nm FinFET相比，3nm環(huán)繞閘極具有更低的閾值電壓，可能帶來(lái)15%到20%的功耗降低，在某種程度上提供更多的性能?！?/span>

未來(lái)晶體管結(jié)構(gòu)

市場(chǎng)對(duì)于高性能芯片的渴望在不斷推動(dòng)技術(shù)的進(jìn)步，新的GAA技術(shù)讓3nm節(jié)點(diǎn)工藝成為現(xiàn)實(shí)。但是在GAA之后，半導(dǎo)體又有可能往哪些方向發(fā)展？

Forksheet FET

隨著未來(lái)向更小制程的繼續(xù)，將要求標(biāo)準(zhǔn)單元內(nèi)nFET和pFET器件之間的間距更小。但FinFET和Nanosheet的工藝限制n-to-p器件之間的間距。除了Nanosheet，還有一些屬于“全柵”類的其它技術(shù)選項(xiàng)。為了擴(kuò)大這些器件的可微縮性，IMEC提出一種創(chuàng)新的架構(gòu)，稱為Forksheet FET。

Forksheet可以理解為是Nanosheet的自然延伸，具有超出2nm技術(shù)節(jié)點(diǎn)的額外縮放和性能。Forksheet的nFET和pFET集成在同一結(jié)構(gòu)中，由介電墻將nFET和pFET隔開。優(yōu)勢(shì)在于它有更緊密的n到p的間距，并減少面積縮放。與Nanosheet FET相比，在相同制程下的Forksheet FET電路將更加緊湊。

在從平面晶體管到FinFET再到Nanosheet的進(jìn)化過(guò)程中，可以將Forksheet視為下一個(gè)發(fā)展路徑。CFET(Complementary FETs，互補(bǔ)場(chǎng)效應(yīng)晶體管)是2nm甚至以后另一種類型的技術(shù)選項(xiàng)，由兩個(gè)獨(dú)立的Nanosheet FET(p型和n型)組成，把p型納米線疊在n型納米線上的結(jié)構(gòu)。通過(guò)疊加的方式實(shí)現(xiàn)折疊的，借此消除n-to-p分離的瓶頸，能夠?qū)卧性磪^(qū)域的面積減少2倍。

IBS首席執(zhí)行官Handel Jones稱：“CFET前景廣闊，但目前還為時(shí)過(guò)早。向1nm CFET系列邏輯器件的發(fā)展推動(dòng)新BEOL和MOL解決方案的開發(fā)，但問(wèn)題是即使增強(qiáng)了柵極結(jié)構(gòu)，我們也需要增強(qiáng)MOL和BEOL，需要通過(guò)引入新的導(dǎo)體來(lái)補(bǔ)充這些集成方案，否則性能提升將受到限制?！睂?duì)于未來(lái)技術(shù)架構(gòu)的演進(jìn)趨勢(shì)，IMEC認(rèn)為：3納米之前采用Nanosheet、2納米采用Forksheet、1納米采用CFET。

在進(jìn)一步的研究中，需要解決將這些器件完全投入生產(chǎn)的工藝挑戰(zhàn)。目前這些仍在研發(fā)中的技術(shù)前景尚好，但也都有更自的挑戰(zhàn)待突破，包含散熱的控制和制造成本等。但可以看到的是，2納米及之后已有數(shù)項(xiàng)技術(shù)正在進(jìn)行中，雖有困難但也是遙不可及。

Bizen晶體管架構(gòu)

英國(guó)初創(chuàng)公司Search For The Next(SFN)和蘇格蘭芯片制造商Semefab合作開發(fā)Bizen晶體管架構(gòu)，可能從另一方向打破CMOS的極限。提出Bizen晶體管架構(gòu)最初的目的就是為了創(chuàng)建具有較少掩膜步驟的芯片，使得同一塊芯片上同時(shí)具有邏輯和功率晶體管，在這一初衷下創(chuàng)建一個(gè)LED驅(qū)動(dòng)器的集成電路。

SFN首席執(zhí)行官Summerland提出使用齊納二極管反向偏置特性的想法，該特性是由二極管N區(qū)域和P區(qū)域之間摻雜水平的突然變化產(chǎn)生的，最終致使量子電流的產(chǎn)生，以此來(lái)驅(qū)動(dòng)雙極晶體管。SFN的Bizen晶體管設(shè)計(jì)將雙極結(jié)與齊納二極管的概念結(jié)合在一起，利用量子隧穿效應(yīng)從傳統(tǒng)的雙極晶體管中消除了電阻以及所有金屬層。晶體管使用量子隧道連接?xùn)艠O并能夠建立多個(gè)柵極連接，這意味著可以在一個(gè)晶體管內(nèi)創(chuàng)建多個(gè)非門和或門，從而縮小了邏輯電路的裸片。

由于沒有能夠滿足所有應(yīng)用的技術(shù)，在芯片微縮和功能擴(kuò)展的過(guò)程中，制程的進(jìn)步、晶體管結(jié)構(gòu)的變化和其他方法會(huì)交替進(jìn)行，不斷推動(dòng)芯片性能提升。在先進(jìn)半導(dǎo)體制造的成本不斷攀升的當(dāng)下，如何利用現(xiàn)有的技術(shù)，獲得客戶青睞至關(guān)重要;如果芯片制造商不能在生產(chǎn)技術(shù)與制造成本中取得較好的平衡，未來(lái)難以在競(jìng)爭(zhēng)中保持優(yōu)勢(shì)地位。

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