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更新日期： 2024-08-21
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在全球科技飛速發(fā)展的背景下，RISC-V與人工智能（AI）的結合成為了業(yè)內(nèi)關注的焦點，8月19日，第四屆滴水湖中國RISC-V產(chǎn)業(yè)論壇在上海臨港滴水湖畔召開，北京大學講席教授、RISC-V國際基金會人工智能與機器學習專委會主席謝濤發(fā)表了《萬物智聯(lián)時代RISC-V+AI之路》演講，分析了RISC-V與AI技術的結合及其發(fā)……

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晶圓測試與芯片測試有什么不同？

更新日期： 2024-08-19
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晶圓測試（CP）屬于“晶圓級”工藝，數(shù)千顆甚至數(shù)萬顆裸芯片高度集成于一張晶圓上，對測試作業(yè)的潔凈等級、作業(yè)的精細程度、大數(shù)據(jù)的分析能力等要求較高，因此技術實力較強的測試廠商通過精益生產(chǎn)能夠?qū)崿F(xiàn)更好的效益，拉開與其他對手的差距。

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先進封裝技術CoWoS分享紀要

更新日期： 2024-08-16
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臺積電的CoWoS（Chip On Wafer On Substrate）技術是一種先進的半導體封裝技術，旨在提升集成電路的性能、減小封裝尺寸，并有效降低功耗。CoWoS技術通過在一個硅中介層（Interposer）上集成多個芯片（或芯片組），形成一個高性能的封裝解決方案。該技術主要應用于需要高帶寬和低延遲的高性能計算……

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Semicon半導體工藝：干法刻蝕與濕法刻蝕的區(qū)別和特點

更新日期： 2024-08-16
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半導體制造工藝中的刻蝕是利用物理和(/或)化學方法有選擇性地從晶圓表面去除不必要材料的過程?？涛g工藝通常位于光刻工藝之后，利用刻蝕工藝對定義圖形的光阻層侵蝕少而對目標材料侵蝕大的特點，從而完成圖形轉(zhuǎn)移的工藝步驟。刻蝕工藝主要分為干法和濕法兩種。

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3納米制程芯片為什么需要EUV光刻機和多重曝光技術？

更新日期： 2024-08-16
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晶圓制造工藝是一個非常復雜的過程，特別是在3納米制程中，挑戰(zhàn)會更加顯著。讓我們一步步來理解EUV（極紫外光刻）多重圖案（Multi-Patterning）技術在實現(xiàn)圖案分辨率時所面臨的挑戰(zhàn)。

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晶圓制造中的“鳥喙效應”（bird beak）

更新日期： 2024-08-16
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集成電路采用LOCOS（Local Oxidation of Silicon）工藝時會出現(xiàn)“鳥喙效應”（bird beak），這是一種在氧化硅生長過程中，由于氧化物側向擴展引起的現(xiàn)象。

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第三代半導體碳化硅襯底分類、技術指標、生長工藝、產(chǎn)業(yè)鏈、下游應用等解析

更新日期： 2024-08-15
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根據(jù)《中國戰(zhàn)略性新興產(chǎn)業(yè)：新材料(第三代半導體材料)》，與硅相比，碳化硅擁有更為優(yōu)越的電氣特性:

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晶圓背面二氧化硅邊緣腐蝕的原因

更新日期： 2024-08-15
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在集成電路生產(chǎn)過程中，晶圓背面二氧化硅邊緣腐蝕現(xiàn)象是一個常見但復雜的問題。每個環(huán)節(jié)都有可能成為晶圓背面二氧化硅邊緣腐蝕的誘因，因此需要在生產(chǎn)中嚴格控制每個工藝參數(shù)，尤其是對邊緣區(qū)域的處理，以減少這種現(xiàn)象的發(fā)生。

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